Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания
Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания
Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания предназначено для использования в импульсной технике. Источники прямоугольных импульсов подключены к контролируемой последовательности фаз. Первый блок памяти соединен с первыми двумя фазами, второй блок памяти - со второй, третьей и четвертой фазами и выходом первого блока памяти, третий блок памяти - с четвертой и пятой фазами и выходом второго блока памяти через первый логический элемент НЕ. Выходы первого, второго и третьего блоков памяти через первый, второй и третий светодиоды соответственно связаны с первым логическим элементом ИЛИ, выход которого через четвертый светодиод подключен ко входу исполнительного элемента. В первом блоке памяти первая фаза и вторая фаза подключены к первому логическому элементу И, также вторая фаза подключена к первому входу второго логического элемента И, со вторым входом которого связан выход первого блока памяти. Выходы первого и второго логических элементов И подключены ко второму логическому элементу ИЛИ, выход которого является выходом первого блока памяти. Во втором блоке памяти вторая, третья, четвертая фазы и выход первого блока памяти подключены к третьему логическому элементу И, также третья фаза подключена к первому входу четвертого логического элемента И, ко второму входу которого подключен выход второго блока памяти. Выходы третьего и четвертого логических элементов И подключены к третьему логическому элементу ИЛИ, выход которого является выходом второго блока памяти. В третьем блоке памяти выход второго блока памяти через первый логический элемент НЕ, а также четвертая, пятая фаза подключены к пятому логическому элементу И, также пятая фаза подключена к первому входу шестого логического элемента И, ко второму входу которого подключен выход третьего блока памяти. Выходы пятого и шестого логических элементов И подключены к четвертому логическому элементу ИЛИ, выход которого является выходом третьего блока памяти. Обеспечивается проверка правильного чередования сигналов для пяти фаз, что позволяет расширить область применения устройства.Увеличенное изображение (открывается в отдельном окне)


Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания

Предлагаемая полезная модель относится к импульсной технике, а именно, к устройствам определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, и может быть использована в системах автоматического управления бесколлекторными двигателями постоянного тока и синхронными шаговыми двигателями.

Известно устройство для защиты трехфазной нагрузки от неправильного чередования фаз и обнаружения обрыва фаз, содержащее преобразователи ток-напряжение, операционные усилители, подключенные к фазам защищаемой цепи, включенные по схеме компаратора и подключенные каждый к соответствующему преобразователю, исполнительный орган, четыре двухвходовых элемента И, три комбинированных триггера, трехвходовый элемены И, элемент задержки, источник постоянного сигнала и управляемый генератор одиночных импульсов. Выходы операционных усилителей подключены к одному из входов двухвходовых элементов И, другой вход которых объединен и подключен к управляемому генератору одиночных импульсов. Выходы двухвходовых элементов И подключены к счетным Т-входам соответствующих триггеров, управляющие входы R и S которых соответственно объединены и подключены к управляемому генератору одиночных импульсов. J-вход одного триггера подключен к источнику постоянного сигнала, J-вход другого триггера подключен к прямому выходу первого триггера, а J-вход третьего триггера через двухвходовый элемент И подключен к прямым выходам первого и второго триггеров. При этом K-входы первых двух триггеров подключены к инверсному выходу третьего триггера, K-вход которого подключен к собственному инверсному выходу через элемент задержки, а все прямые выходы триггеров подключены к входам трехвходовго элемента И, выход которого подключен к исполнительному органу (авторское свидетельство SU 792468, М. Кл.3 Н02Н 7/09, G01R 31/00).

Однако описанное устройство имеет следующие недостатки: сложность конструкции и взаимосвязей между элементами.

Наиболее близким по технической сущности к заявленному устройству (прототипом) является устройство для защиты трехфазной нагрузки от изменения чередования фаз и обрыва фазы, содержащее по числу фаз три источника прямоугольных импульсов, подключенные к контролируемой последовательности фаз, связанные с логическими элементами И и НЕ, и исполнительный элемент. Выход первого источника прямоугольных импульсов соединен с вторым входом второго элемента И и входом первого элемента НЕ, выход которого подключен к первому входу первого элемента И-НЕ, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом третьего элемента НЕ, выход которого соединен с входом третьего элемента НЕ, выход которого соединен с вторым входом первого элемента И-НЕ. Выход второго источника прямоугольных импульсов подключен к второму входу первого элемента И и входу второго элемента НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с первым входом второго элемента И, выход которого соединен с входом четвертого элемента НЕ, выход которого подключен к второму входу второго элемента И-НЕ. Выход третьего источника прямоугольных импульсов соединен с первыми входами третьего и четвертого элемента И, вторые входы которых соединены соответственно с выходами первого и второго элементов НЕ. Третьи входы третьего и четвертого элементов И подключены соответственно к выходам второго и первого источников прямоугольных импульсов, четвертые выходы третьего и четвертого элементов И подсоединены соответственно к выходам первого и второго элементов И (авторское свидетельство SU 1089693, МПК3 Н02Н 7/09).

Однако данное устройство имеет узкую область применения, что может привести к аварийной ситуации, так как не позволяет проверить правильность чередования управляющих сигналов от пятифазного источника питания.

Техническая проблема, решение которой обеспечивается при осуществлении полезной модели, заключается в создании устройства определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, способного осуществлять проверку заданной последовательности прямоугольных импульсов для пяти фаз, с расширенной областью применения в отношении процессов, в которых неправильная последовательность подачи управляющих сигналов от пятифазного источника питания может привести к аварийной ситуации.

Решение данной технической проблемы достигается тем, что устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, содержащее источники прямоугольных импульсов, подключенные к контролируемой последовательности фаз, логические элементы И и НЕ, исполнительный элемент, согласно полезной модели содержит три блока памяти, построенные на двух логических элементах И и одном логическом элементе ИЛИ каждый. Выходы первого, второго и третьего блоков памяти через первый, второй и третий светодиоды соответственно связаны с первым логическим элементом ИЛИ, выход которого через четвертый светодиод подключен ко входу исполнительного элемента. В первом блоке памяти выходы первого и второго источников прямоугольных импульсов подключены к первому логическому элементу И первого блока памяти, также выход второго источника прямоугольных импульсов подключен к первому входу второго логического элемента И первого блока памяти, со вторым входом которого связан выход первого блока памяти, выходы первого и второго логических элементов И первого блока памяти подключены ко второму логическому элементу ИЛИ первого блока памяти, выход со второго логического элемента ИЛИ является выходом первого блока памяти. Во втором блоке памяти выход второго, третьего, четвертого источников прямоугольных импульсов и выход перового блока памяти подключены к третьему логическому элементу И второго блока памяти, также выход третьего источника прямоугольных импульсов подключен к первому входу четвертого логического элемента И второго блока памяти, со вторым входом которого связан выход второго блока памяти, выходы третьего и четвертого логических элементов И второго блока памяти подключены к третьему логическому элементу ИЛИ второго блока памяти, выход с третьего логического элемента ИЛИ второго блока памяти является выходом второго блока памяти. В третьем блоке памяти выход второго блока памяти через первый логический элемент НЕ, а также выходы четвертого, пятого источников прямоугольных импульсов подключены к пятому логическому элементу И третьего блока памяти, также выход пятого источника прямоугольных импульсов подключен к первому входу шестого логического элемента И третьего блока памяти, со вторым входом которого связан выход третьего блока памяти, выходы пятого и шестого логических элементов И третьего блока памяти подключены к четвертому логическому элементу ИЛИ третьего блока памяти, выход четвертого логического элемента ИЛИ третьего блока памяти является выходом третьего блока памяти.

Предлагаемая полезная модель поясняется чертежом, где на фиг. 1 приведена поэлементная схема устройства определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания, а на фиг. 2 - тактовая диаграмма работы устройства по фиг. 1.

Кроме того, на чертеже используются следующие обозначения:

- а, b, с, d, е - фазы пятифазного источника питания;

- 1, 2, 3, 4, 5 - источники прямоугольных импульсов;

- И1, И2, И3, И4, И5, И6 - логические элементы И;

- ИЛИ1, ИЛИ2, ИЛИ3, ИЛИ4 - логические элементы ИЛИ;

- НЕ1 - логический элемент НЕ;

- П1, П2, П3 - блоки памяти;

- HL1, HL2, HL3, HL4 - светодиоды;

- y1, у2, у3 - выходы блоков памяти;

-Y∑ - вход исполнительного устройства;

- t1-t14 - моменты времени.

Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания содержит источники прямоугольных импульсов 1, 2, 3, 4, 5, которые соединены с блоками памяти 6(П1), 7(П2), 8(П3), подключенными через первый светодиод 9(HL1), второй светодиод 10(HL2), третий светодиод 11(HL3), соответственно, к первому 12(ИЛИ1) логическому элементу ИЛИ, соединенному с четвертым светодиодом 13 (HL4).

В первом блоке памяти 6(П1) первая фаза 14(a) и вторая фаза 15(b) подключены к первому и второму входу первого 16(И1) логического элемента И первого блока памяти 6(П1), также вторая фаза 15(b) подключена к первому входу второго 17(И2) логического элемента И первого блока памяти 6(П1), ко второму входу которого подключен выход 18(у1) первого блока памяти 6(П1). Выходы первого 16(И1) логического элемента И и второго 17(И2) логического элемента И первого блока памяти 6(П1) подключены ко второму 19(ИЛИ2) логическому элементу ИЛИ первого блока памяти 6(П1), выход которого является выходом 18(у1) первого блока памяти 6(П1).

Во втором блоке памяти 7(П2) вторая фаза 15(b), третья фаза 20(c), четвертая фаза 21(d) и выход 18(у1) первого блока памяти подключены к третьему 22(И3) логическому элементу И второго блока памяти 7(П2), также третья фаза 20(c) подключена к первому входу четвертого 23 (И4) логического элемента И второго блока памяти 7(П2), ко второму входу которого подключен выход 24(у2) второго блока памяти 7(П2). Выходы третьего 22(И3) логического элемента И и четвертого 23(И4) логического элемента И второго блока памяти 7(П2) подключены к третьему 25(ИЛИ3) логическому элементу ИЛИ второго блока памяти 7(П2), выход которого является выходом 24(у2) второго блока памяти 7(П2).

В третьем блоке памяти 8(П3) к пятому 26(И5) логическому элементу И третьего блока памяти 8(П3) подключены четвертая фаза 21(d), пятая фаза 27(e) и через первый 28(НЕ1) логический элемент НЕ подключен выход 24(у2) второго блока памяти 7(П2). Также пятая фаза 27(e) подключена к первому входу шестого 29(И6) логического элемента И третьего блока памяти 8(П3), ко второму входу которого подключен выход 30(у3) третьего блока памяти 8(П3). Выходы пятого 26(И5) логического элемента И и шестого 29(И6) логического элемента И третьего блока памяти 8(П3) подключены к четвертому 31(ИЛИ4) логическому элементу ИЛИ третьего блока памяти 8(П3), выход которого является выходом 30(у3) третьего блока памяти 8(П3).

Выход 18(у1) первого блока памяти 6(П1), выход 24(у2) второго блока памяти 7(П2), выход 30(у3) третьего блока памяти 8(П3) через первый светодиод 9(HL1), второй светодиод 10(HL2), третий светодиод 11(HL3), соответственно, подключены к первому 12(ИЛИ1) логическому элементу ИЛИ, выход которого, через четвертый светодиод 13(HL4), подключен к входу 32(Y∑) исполнительного устройства.

Устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания работает следующим образом.

В первый момент времени t1 с первой фазы 14(a) поступает прямоугольный импульс на первый вход первого 16(И1) логического элемента И первого блока памяти 6(П1), на выходе первого 16(И1) логического элемента И первого блока памяти 6(111) сигнал отсутствует, таким образом, на выходе 18(у1) первого блока памяти 6(П1) и входе 32(Y∑) исполнительного элемента сигнала нет.

Во второй момент времени t2 с первой фазы 14(a) продолжает поступать прямоугольный импульс. На ходе 32(Y∑) исполнительного устройства сигнала нет.

В третий момент времени t3 с первой фазы 14(a) продолжает поступать прямоугольный импульс, со второй фазы 15(b) поступает прямоугольный импульс на второй вход третьего 22(И3) логического элемента И второго блока памяти 7(П2), на выходе которого сигнал отсутствует, также со второй фазы 15(b) прямоугольный импульс поступает на второй вход первого 16(И1) логического элемента И первого блока памяти 6(П1) и первый вход второго 17(И2) логического элемента И первого блока памяти 6(П1). На выходе первого 16(И1) логического элемента И первого блока памяти 6(П1) сигнал присутствует и поступает на первый вход второго 19(ИЛИ2) логического элемента ИЛИ первого блока памяти 6(П1). С выхода 18(у1) первого блока памяти 6(П1) сигнал поступает на второй вход второго 17(И2) логического элемента И первого блока памяти 6(П1) и первый вход третьего 22(И3) логического элемента И второго блока памяти 7(П2), на выходе которого сигнал отсутствует. Таким образом происходит запоминание сигнала в первом блоке памяти 6(П1) по прямоугольному импульсу, поступающему со второй фазы 15(b). Также с выхода 18(у1) первого блока памяти 6(П1) сигнал поступает на первый светодиод 9(HL1). Первый светодиод 9(HL1) загорается, и с его выхода сигнал поступает на первый вход первого 12(ИЛИ1) логического элемента ИЛИ, с выхода которого сигнал поступает на четвертый светодиод 13(HL4). Светодиод 14(HL4) загорается. Так на выходе 18(у1) первого блока памяти 6(П1) и входе 32(Y∑) исполнительного элемента сигнал присутствует.

В четвертый момент времени t4 с первой фазы 14(a) и второй фазы 15(b) продолжают поступать прямоугольные импульсы. На выходе 18(у1) первого блока памяти 6(П1) и входе 32(Y∑) исполнительного устройства сигнал присутствует.

В пятый момент времени t5 с первой фазы 14(a) и второй фазы 15(b) продолжают поступать прямоугольные импульсы, также с третьей фазы 20(c) поступает прямоугольный импульс на третий вход третьего 22(И3) логического элемента И второго блока памяти 7(П2) и на первый вход четвертого 23 (И4) логического элемента И второго блока памяти 7(П2), на выходе третьего 22(И3) и четвертого 23(И4) логических элементов И второго блока памяти 7(П2) сигнал отсутствует. Таким образом на выходе первого блока памяти 18(у1) сигнал сохраняется за счет памяти по прямоугольному импульсу, поступающему со второй фазы 15(b). На входе 32(Y∑) исполнительного элемента сигнал присутствует.

В шестой момент времени t6 с первой фазы 14(a) перестает поступать прямоугольный импульс, а со второй фазы 15(b) и третьей фазы 20(c) продолжают поступать прямоугольные импульсы. На выходе первого блока памяти 18(у1) сигнал сохраняется. На входе 32(Y∑) исполнительного элемента сигнал присутствует.

В седьмой момент времени t7 со второй фазы 15(b) и третьей фазы 20(c) продолжают поступать прямоугольные импульсы, также с четвертой фазы 21(d) начинает поступать прямоугольный импульс на четвертый вход третьего 22(И3) логического элемента И второго блока памяти 7(П2) и на второй вход пятого 26(И5) логического элемента И третьего блока памяти 8(П3), на выходе которого сигнал отсутствует. С выхода третьего 22(И3) логического элемента И второго блока памяти сигнал поступает на первый вход третьего 25(ИЛИ3) логического элемента ИЛИ второго блока памяти 7(П2), на выходе которого сигнал присутствует. С выхода 24(у2) второго блока памяти сигнал поступает на первый 28(НЕ1) логический элемент НЕ, на выходе которого сигнал отсутствует, а также сигнал поступает на второй вход четвертого 23 (И4) логического элемента И второго блока памяти 7(П2), с выхода которого сигнал поступает на второй вход третьего 25(ИЛИ3) логического элемента ИЛИ второго блока памяти 7(П2). Таким образом происходит запоминание сигнала во втором блоке памяти 7(П2) по прямоугольному импульсу поступающему с третьей фазы 20(c). Также с выхода 24(у2) второго блока памяти 7(П2) сигнал поступает на второй светодиод 10(HL2). Второй светодиод 10(HL2) загорается, и с его выхода сигнал поступает на второй вход первого 12(ИЛИ1) логического элемента ИЛИ, с выхода которого сигнал поступает на четвертый светодиод 13(HL4). Светодиод 13(HL4) загорается. Так на выходе 18(у1) первого блока памяти 6(П1), выходе 24(у2) второго блока памяти 7(П2) и входе 32(Y∑) исполнительного элемента сигнал присутствует.

В восьмой момент времени t8 со второй фазы 15(b) перестает поступать прямоугольный импульс, сигнал отсутствует на выходе 18(у1) первого блока памяти 6(П1). Светодиод 9(HL1) гаснет. С третьей фазы 20(c) и четвертой фазы 21(d) продолжают поступать прямоугольные импульсы. На выходе 24(у2) второго блока памяти 7(П2) сигнал сохраняется благодаря запоминанию сигнала во втором блоке памяти 7(П2) по поступающему прямоугольному импульсу с третьей фазы 20(c). На входе 32(Y∑) исполнительного элемента сигнал присутствует.

В девятый момент времени t9 с третьей фазы 20(c) и четвертой фазы 21(d) продолжают поступать прямоугольные импульсы, с пятой фазы 27(e) поступает прямоугольный импульс на третий вход пятого 26(И5) логического элемента И третьего блока памяти 8(П3) и первый вход шестого 29(И6) логического элемента И третьего блока памяти 8(П3). На выходах пятого 26(И5) и шестого 29(И6) логических элементов И третьего блока памяти 8(П3) сигнал отсутствует. На выходе 24(у2) второго блока памяти 7(П2) и входе 32(Y∑) исполнительного элемента сигнал присутствует.

В десятый момент времени t10 с третьей фазы 20(c) перестает поступать прямоугольный импульс, сигнал отсутствует на выходе 24(у2) второго блока памяти 7(П2). Светодиод 10(HL2) гаснет. На выходе первого 28(НЕ1) логического элемента НЕ сигнал присутствует. С четвертой фазы 21(d) и пятой фазы 27(e) продолжают поступать прямоугольные импульсы. С выхода первого 28(НЕ1) логического элемента НЕ сигнал поступает на первый вход пятого 26(И5) логического элемента И третьего блока памяти 8(П3), с выхода которого сигнал поступает на вход четвертого 31(ИЛИ4) логического элемента ИЛИ третьего блока памяти 8(П3). С выхода 30(у3) третьего блока памяти 8(П3) сигнал поступает на второй вход шестого 29(И6) логического элемента И третьего блока памяти 8(П3), с выхода которого сигнал поступает на второй вход четвертого 31(ИЛИ4) логического элемента ИЛИ третьего блока памяти 8(П3). Таким образом, происходит запоминание сигнала в третьем блоке памяти 8(П3) по прямоугольному импульсу, поступающему с фазы 27(e). С выхода 30(у3) третьего блока памяти 8(П3) сигнал поступает на третий светодиод 11(HL3). Третий светодиод 11(HL3) загорается и с его выхода сигнал поступает на третий вход первого 12(ИЛИ1) логического элемента ИЛИ, с выхода которого сигнал поступает на четвертый светодиод 13(HL4). Светодиод 13(HL4) загорается. Так на выходе 30(у3) третьего блока памяти 8(113) и входе 32(Y∑) исполнительного элемента сигнал присутствует.

В одиннадцатый момент времени t11 с четвертой фазы 21(d) и пятой фазы 27(e) продолжают поступать прямоугольные импульсы, а также с фазы 14(a) поступает прямоугольный импульс на первый вход первого 16(И1) логического элемента И первого блока памяти 6(П1), на выходе первого 16(И1) логического элемента И первого блока памяти 6(111) сигнал отсутствует. На выходе 30(у3) третьего блока памяти 8(П3) и входе 32(Y∑) исполнительного элемента сигнал присутствует.

В двенадцатый момент времени t12 с четвертой фазы 21(d) перестает поступать прямоугольный импульс, сигнал отсутствует на выходе пятого 26(И5) логического элемента И третьего блока памяти 8(П3). С первой фазы 14(a) и пятой фазы 27(e) продолжает поступать прямоугольный импульс. На выходе 30(у3) третьего блока памяти 8(П3) сигнал сохраняется благодаря запоминанию сигнала в третьем блоке памяти 8(П3) по поступающему прямоугольному импульсу с пятой фазы 27(e). На входе 32(Y∑) исполнительного элемента сигнал присутствует.

В тринадцатый момент времени t13 с первой фазы 14(a) и пятой фазы 27(e) продолжает поступать прямоугольный импульс, с фазы 15(b) поступает прямоугольный импульс на второй вход третьего 22(И3) логического элемента И второго блока памяти 7(П2), на выходе которого сигнал отсутствует, также со второй фазы 15(b) прямоугольный импульс поступает на второй вход первого 16(И1) логического элемента И первого блока памяти 6(П1) и первый вход второго 17(И2) логического элемента И первого блока памяти 6(П1). На выходе первого 16(И1) логического элемента И первого блока памяти 6(П1) сигнал присутствует и поступает на первый вход второго 19(ИЛИ2) логического элемента ИЛИ первого блока памяти 6(П1). С выхода 18(у1) первого блока памяти 6(П1) сигнал поступает на второй вход второго 17(И2) логического элемента И первого блока памяти 6(П1) и первый вход третьего 22(И3) логического элемента И второго блока памяти 7(П2), на выходе которого сигнал отсутствует. Таким образом происходит запоминание сигнала в первом блоке памяти 6(П1) по прямоугольному импульсу поступающему со второй фазы 15(b). Также с выхода 18(у1) первого блока памяти 6(П1) сигнал поступает на первый светодиод 9(HL1). Первый светодиод 9(HL1) загорается, и с его выхода сигнал поступает на первый вход первого 12(ИЛИ1) логического элемента ИЛИ, с выхода которого сигнал поступает на четвертый светодиод 13(HL4). Светодиод 13(HL4) загорается. Так на выходе 18(у1) первого блока памяти 6(П1), выходе 30(у2) второго блока памяти 7(П2) и входе 32(Y∑) исполнительного элемента сигнал присутствует.

В четырнадцатый момент времени t14 с пятой фазы 27(e) перестает поступать прямоугольный импульс, сигнал отсутствует на выходе шестого 29(И6) логического элемента И третьего блока памяти 8(П3). На выходе 30(у3) третьего блока памяти 8(П3) сигнал отсутствует. Светодиод 11(HL3) гаснет. С фазы 14(a) и фазы 15(b) продолжает поступать прямоугольный импульс. На выходе 18(у1) первого блока памяти 6(П1) и входе 32(Y∑) исполнительного элемента сигнал присутствует.

В последующие моменты времени цикл повторяется с момента времени t14.

Так при правильной последовательности чередования прямоугольных импульсов, поступающих от пятифазного источника питания, четвертый светодиод 13(HL4) горит постоянно, в то время, как при неправильной последовательности чередования фаз четвертый светодиод 13(HL4) горит прерывисто. По работе первого 9(HL1), второго 10(HL2), третьего 11(HL3) светодиодов можно определить, где именно произошла неисправность.

Таким образом, предлагаемое устройство определения правильной последовательности чередования прямоугольных импульсов от пятифазного источника питания имеет преимущество перед устройством для защиты трехфазной нагрузки от изменения чередования фаз и обрыва фазы, выбранным в качестве прототипа, заключающееся в обеспечении проверки правильного чередования сигналов для пяти фаз, что позволяет заметно расширить область применения устройства в технологических процессах, в которых неправильная последовательность подачи управляющих сигналов может привести к аварийной ситуации.
В системах автоматического управления бесколлекторными двигателями постоянного тока и синхронными шаговыми двигателями.
Мая
Стальная
Ивановна
профессор
Кандидат технических наук
Профессор
-
-
-
РОССИЯ
Андрей
Марков
Михайлович
Ректор
РОССИЯ
45.53.99
Прочие виды электротехнического оборудования
02.02.AC
AUTOMATION & CONTROL SYSTEMS
Мая
Стальная
Ивановна
70%
РОССИЯ
Илья
Иванов
Алексеевич
10%
РОССИЯ
Елизавета
Рязанова
Дмитриевна
10%
РОССИЯ
Антон
Елишев
Викторович
10%
РОССИЯ
АлтГТУ
Федеральное государственное бюджетное образовательное учреждение высшего образования "Алтайский государственный технический университет им. И.И. Ползунова"
1022201517854
Организация
Министерство науки и высшего образования Российской Федерации
Федеральные государственные бюджетные учреждения