Устройство для моделирования процесса выбора изделия
Выбор наилучшего изделия Моделирование Средства вычислительной техники Однородные изделия
Изобретение относится к области вычислительной техники. Техническим результатом является расширение функциональных возможностей устройства за счет выбора наилучшего варианта изделия по заданным потребителем критериям. Устройство для моделирования процесса выбора изделия содержит матрицу m*n первых регистров (1ij) (i=1…m, j=1…n), по числу строк матрицы вторые регистры (6i) (i=1…m), по числу строк матрицы сумматоры (8i) (i=1…m), по числу строк матрицы блоки первых элементов И (7i) (i=1…m), по числу столбцов матрицы третьи регистры (4j) (j=1…n), четвертые регистры (5j) (j=1…n), матрица m*n первых блоков деления (2ij) (i=1…m, j=1…n), матрица блоков умножения (3ij) (i=1…m, j=1…n), блок первых элементов ИЛИ (9), блок выбора максимального кода (10), дешифратор (11), первый элемент задержки (12), второй элемент задержки (13), третий элемент задержки (14), четвертый элемент задержки (15), пятый элемент задержки (17), вторые блоки деления (18i) (i=1…m), пятые регистры (19i) (i=1…m), триггер (16), выход которого является выходом (28) устройства, а вход подсоединен к выходу четвертого элемента задержки (15), пусковой вход (27) подсоединен к входу первого элемента задержки (12) и к управляющим входам первых блоков деления (2ij) (i=1…m, j=1…n), выход первого элемента задержки (12) подсоединен к входу второго элемента задержки (13) и к управляющим входам блоков умножения 3ij (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного блока деления (2ij) (i=1…m, j=1…n), а третий вход – к выходу одноименного третьего регистра (4j) (j=1…n), выход второго элемента задержки (13) подсоединен к входу третьего элемента задержки (14) и к управляющим входам сумматоров (8i) (i=1…m), вторые входы которых подсоединены к выходам одноименных блоков умножения (3ij) (i=1…m, j=1…n), вход пятого элемента задержки (17) подсоединен к выходу третьего элемента задержки (14), а выход подсоединен к входу четвертого элемента задержки (15) и к управляющему входу блока выбора максимального кода (10), выход пятого регистра (19i) (i=1…m) подсоединен к первому входу второго блока деления (18i) (i=1…m), второй вход которого подсоединен к выходу сумматора (8i) (i=1…m), а выход подсоединен к одноименному входу блока выбора максимального кода (10), выход третьего элемента задержки (14) подсоединен к управляющему входу второго блока деления (18i) (i=1…m), первый выход блока выбора максимального кода (10) является выходом 30 устройства, а второй выход подсоединен к входу дешифратора (11), выходы которого подсоединены к одноименным управляющим входам блоков элементов И (7i) (i=1…m), вторые входы которых подсоединены к выходам вторых регистров (6i) (i=1…m), а выходы подсоединены к одноименным входам блока первых элементов ИЛИ (9), выход которого является выходом (29) устройства, введены блок вторых элементов И (20ij) (i=1…m, j=1…n), блок третьих элементов И (21ij) (i=1…m, j=1…n), инверторы (22ij) (i=1…m, j=1…n), блок четвертых элементов И (23ij) (i=1…m, j=1…n), блок пятых элементов И (24 ij) (i=1…m, j=1…n), блок вторых элементов ИЛИ (25ij) (i=1…m, j=1…n), блок третьих элементов ИЛИ (26ij) (i=1…m, j=1…n), первый выход признака четвертого регистра (5j) (j=1…n) подсоединен к первым входам вторых элементов И (20ij) (i=1…m, j=1…n), третьих элементов И (21ij) (i=1…m, j=1…n) и к входам инверторов (22ij) (i=1…m, j=1…n), выходы инверторов (22ij) (i=1…m, j=1…n) подсоединены к первым входам четвертых элементов И (23ij) (i=1…m, j=1…n) и пятых элементов И (24 ij) (i=1…m, j=1…n), выходы которых подсоединены к первым входам третьих элементов ИЛИ (26ij) (i=1…m, j=1…n), выходы вторых элементов И (20ij) (i=1…m, j=1…n) подсоединены к вторым входам третьих элементов ИЛИ (26ij) (i=1…m, j=1…n), выходы третьих элементов И (21ij) (i=1…m, j=1…n) подсоединены к первым входам вторых элементов ИЛИ (25ij) (i=1…m, j=1…n), выход каждого из которых подсоединен к первому входу первого блока деления (2ij) (i=1…m, j=1…n), выходы четвертых элементов И (23ij) (i=1…m, j=1…n) подсоединены к вторым входам вторых элементов ИЛИ (25ij) (i=1…m, j=1…n), второй выход четвертого регистра (5j) (j=1…n) подсоединен к вторым входам третьих элементов И (21ij) (i=1…m, j=1…n) и пятых элементов И (24ij) (i=1…m, j=1…n), выход первого регистра (1ij) (i=1…m, j=1…n) подсоединен к вторым входам вторых элементов И (20ij) (i=1…m, j=1…n) и четвертых элементов И (23ij) (i=1…m, j=1…n), выход третьего элемента ИЛИ (26ij) (i=1…m, j=1…n) подсоединен к второму входу первого блока деления (2ij) (i=1…m, j=1…n).
Использование РИД позволяет по заданным параметрам осуществлять выбор изделия из группы однородных по критерию максимума конкурентоспособности. Экономический потенциал такого выбора заключается в экономии средств как при индивидуальных, так и массовых закупках изделий самого различного назначения начиная от простых до самых технически сложных.
Борис
Олейников
Иванович
Доцент
Кандидат технических наук
Доцент
-
-
2449
https://www.rea.ru/ru/org/cathedries/himfizkaf/Pages/Oleinikov-bi.aspx
РОССИЯ
Виталий
Минашкин
Григорьевич
Проректор
РОССИЯ
47.14.07
Проектирование и конструирование полупроводниковых приборов и приборов микроэлектроники
02.02.RB
ROBOTICS
Виктор
Титов
Алексеевич
РОССИЯ
Анатолий
Попов
Анатольевич
РОССИЯ
Борис
Олейников
Иванович
РОССИЯ
ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "РОССИЙСКИЙ ЭКОНОМИЧЕСКИЙ УНИВЕРСИТЕТ ИМЕНИ Г.В. ПЛЕХАНОВА"
1037700012008
ИВАН
ЛОБАНОВ
ВАСИЛЬЕВИЧ
Организация
Министерство науки и высшего образования Российской Федерации
Федеральные государственные бюджетные учреждения
ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "РОССИЙСКИЙ ЭКОНОМИЧЕСКИЙ УНИВЕРСИТЕТ ИМЕНИ Г.В. ПЛЕХАНОВА"
1037700012008
ИВАН
ЛОБАНОВ
ВАСИЛЬЕВИЧ
Организация
Министерство науки и высшего образования Российской Федерации
Федеральные государственные бюджетные учреждения